华为“韬（τ）定律”：绕开摩尔定律，用“时间缩微”重塑芯片规则
产业洞察 · 半导体新路径 · 逻辑折叠 · AI 推理 | 2026 年 5 月 | 约 12 分钟阅读
TL;DR · 4 句话核心
- 事件：华为在 ISCAS 2026 上正式提出“韬（τ）定律”，这是中国厂商首次在全球半导体领域提出指导产业发展的新原则。
- 核心：以 “时间缩微” 替代摩尔定律的“几何缩微”，将评价芯片进步的本体从“尺寸面积”转移到“时间常数（τ）”，通过 逻辑折叠（Logic Folding） 等技术在三维空间内提升密度与性能。
- 落地：过去六年华为已基于该定律量产 381 款芯片；2026 年秋季的新一代麒麟芯片将率先完整采用逻辑折叠技术；目标到 2031 年，基于该定律的高端芯片达到 等效 1.4 纳米制程 水平。
- 意义：直击 AI 推理时代“数据搬运”的核心瓶颈，并将竞争维度从依赖 EUV 光刻机的制程比拼，转移到全栈协同优化的系统级时间常数上，把“约束”变成了“定义权”。
序：摩尔定律的黄昏与新原则的诞生
过去半个世纪，全球半导体产业都遵循着同一个节拍器： 摩尔定律（Moore's Law）。它的核心逻辑是“几何缩微”——把晶体管做得越来越小，从而在单位面积内塞进更多的算力。
但这条路正变得越来越拥挤、昂贵且脆弱。当制程逼近 3 纳米、2 纳米甚至更低时，漏电流、散热、量子隧穿效应成为物理梦魇；而在商业上，EUV光刻机（Extreme Ultraviolet Lithography，极紫外光刻机）的垄断和天文数字的研发成本，让“追赶制程”变成了一场只有极少数玩家玩得起的权力的游戏。
对于受到非市场因素严重制约的中国半导体产业来说，继续在别人设定的“几何缩微”赛道上死磕，无异于带着镣铐跳舞。
2026 年 5 月 25 日，在上海举行的国际电路与系统研讨会（ISCAS 2026）上，华为公司董事、半导体业务部总裁何庭波给出了一个截然不同的答案—— “韬（τ）定律”。
这不仅是一次技术发布，更是一次底层逻辑的“掀桌子”。
一、什么是“韬（τ）定律”？从“空间”到“时间”的范式转移
“韬定律”的核心主张只有四个字： 时间缩微（Time Scaling）。
在华为提交给中国科学院科技论文预发布平台的论文《A Time Scaling Theory for Multi-Layer Electronic Systems》中，何庭波明确指出：“τ 缩微以时间本身而非晶体管面积作为衡量进步的首要指标。”
要理解这个转变，我们需要看清摩尔定律的本质。摩尔定律表面上是“晶体管越来越小”，但用户真正感知到的本质是“等待计算完成的时间变短了”。韬定律的突破，正是把这个隐含在摩尔定律背后的物理本质显式化：τ（信号传播的时间常数）才是评价芯片进步的本体。
为了实现“时间缩微”，华为提出了一套贯穿四个层级的协同优化体系：
- 器件层面：优化晶体管与互连电阻和寄生电容，直接缩微器件级时间常数。
- 电路层面（核心突破）：引入 逻辑折叠（Logic Folding） 技术。突破传统平面（2D）布局的物理边界，将数字、模拟与存储在三维（3D）空间内重构。这不仅缩短了关键路径的走线长度，还有效降低了信号传播的电阻和电容负载。
- 芯片层面：全栈软硬芯协同设计，基于实际工作负载实现指令流和数据流的细粒度控制，降低端到端执行时间。
- 系统层面：定义灵衢总线，重构计算系统互联协议，实现超节点的统一内存编址，大幅降低跨节点通信时延。
技术视角：逻辑折叠把三维空间变成了新的优化自由度。当二维平面的“面积”无法再缩小，就向三维空间的“体积”要效率。通过缩短物理距离来压缩时间常数（τ），从而在不改变基础制程节点的前提下，实现晶体管密度和电路性能的大幅提升。
二、为什么是现在？直击 AI 推理的“数据搬运”瓶颈
如果说韬定律在通用计算时代只是一个“备选项”，那么在 AI 时代，它就成了“必选项”。
随着大模型（LLM）和智能体（Agent）的爆发，AI 正在从“训练时代”全面走向“推理时代”。决定 AI 训练的关键是峰值算力，但 决定 AI 推理的关键是性价比和延迟。
在 AI 推理中，真实的物理瓶颈根本不是浮点算力（ALU），而是 “数据搬运”（Data Movement）——即著名的“内存墙”（Memory Wall）。处理器在等待数据从内存搬运到计算单元的过程中，消耗了极大的时间（时延）和能量。
韬定律从四个层级同步压缩信号传播时间常数 τ，其系统级效果直接命中了这个核心痛点。
- 近存计算（Near-Memory Computing）：韬定律的四层协同框架天然将近存计算纳入了器件层和电路层的 τ 优化目标。它不是停留在实验室里的概念，而是具备量产路径的工程实践。
- 全链路能效比：从降低单比特读写能耗（器件层）到减少跨节点数据搬运次数（系统层），在基于韬定律路径的 AI 推理集群中，能效比的提升是全链路协同优化的结果，而非单一技术点的修补。
三、战略意味：把“约束”转化为“定义权”
理解了技术逻辑，就能看懂韬定律背后的巨大战略价值。
过去几年，中国半导体产业最大的焦虑是“制程焦虑”。摩尔定律是台积电、ASML、英特尔联合主导的几何缩微路径，参与者必须采购 EUV 光刻机、亦步亦趋地追赶制程节点。在这个游戏规则里，先发者拥有绝对的护城河。
韬定律的战略意义在于，它将竞争维度从“几何尺寸”转移到了“系统级时间常数（τ）”上。
在这个新维度上，中国现有的 6nm/7nm 等成熟或次先进制程，不再是“落后的终点”，而是 “有效的起点”。
华为披露的数据证明了这条路径的可行性：
- 过去六年，华为已基于该定律成功设计并量产了 381 款芯片。
- 2026 年秋季面世的新一代 麒麟芯片，将率先完整采用逻辑折叠技术。
- 远期目标：到 2031 年，基于韬（τ）定律的高端芯片晶体管密度将达到 等效 1.4 纳米制程 的同等水平。
这不是弯道超车，这是直接 换道划线。把外部施加的“物理与供应链约束”，转化为了下一代芯片架构的“定义权”。
四、从“华为方法论”到“行业定律”的挑战
然而，提出一个定律和让它成为全行业的共识，是两回事。
摩尔定律之所以能统治半导体行业 50 年，不仅仅是因为戈登·摩尔的远见，更是因为整个产业链（从 EDA 工具、设备制造到晶圆代工）都以此为节拍器，形成了坚不可摧的商业同盟和标准路线图。
韬定律要从“华为内部的成功方法论”升格为“全球半导体的行业定律”，还面临着巨大的生态挑战：
- EDA 工具链的重构：现有的 EDA 工具主要是为二维平面和几何缩微设计的。何庭波在论文中坦承：“ τ 原生工具链、开放、多物理场、三维原生，是未来十年最重要的使能性投资。”没有配套的 EDA 工具，其他厂商就无法跟进这条路线。
- 行业标准的共识：需要 SEMI（国际半导体产业协会）等标准组织将其写入路线图，形成上下游协同的研发节奏。
目前，韬定律满足了“头部厂商有能力强制执行”的条件，但在工具链和全球标准组织层面，仍需漫长的基础科研补充和生态博弈。
结语：时间的胜利
在物理学中，时间（τ）和空间（几何尺寸）本就是一体两面。
当空间被锁死，华为选择向时间要答案。韬定律的提出，标志着中国半导体产业开始从“跟随者”向“规则制定者”的艰难跨越。
2026 年秋季的那颗麒麟芯片，将是检验这条新路径的第一块试金石。如果逻辑折叠技术能在消费级终端上展现出跨代际的性能跃升，那么“时间缩微”将不再只是一篇论文，而会成为整个电子工业不得不正视的新现实。
绕开制程焦虑，答案或许一直都在时间里。
参考资料
- 新华网《“韬定律”开辟半导体演进新路径》, 2026-05-26
- 21经济网《专家解读“韬（τ）定律”，华为如何绕开制程焦虑？》, 2026-05-26
- 何庭波《A Time Scaling Theory for Multi-Layer Electronic Systems》, 中国科学院科技论文预发布平台, 2026-05
- 财联社《华为发表“韬（τ）定律” 半导体技术实现新突破》, 2026-05-25